Vivado加速可編程系統(tǒng)集成與實(shí)現(xiàn)，F(xiàn)PGA市場(chǎng)或?qū)⒂瓉硇掳l(fā)展

隨著FPGA技術(shù)廣泛滲透于不同的行業(yè)應(yīng)用，F(xiàn)PGA市場(chǎng)快速發(fā)展，尤其是在消費(fèi)電子等“非傳統(tǒng)”FPGA應(yīng)用市場(chǎng)，隨著產(chǎn)品換代周期不斷縮短，產(chǎn)品上市壓力日益加大，可編程平臺(tái)解決方案開始備受青睞。與此同時(shí)，隨著半導(dǎo)體技術(shù)不斷進(jìn)步，F(xiàn)PGA性能不斷增強(qiáng)，而設(shè)計(jì)也變得更加復(fù)雜。為幫助設(shè)計(jì)人員應(yīng)對(duì)挑戰(zhàn)，快速實(shí)現(xiàn)可編程設(shè)計(jì)應(yīng)用，F(xiàn)PGA設(shè)計(jì)工具也需要加速創(chuàng)新。在今年Globalpress eSummit 2012會(huì)議期間，賽靈思公司(Xilinx)正式對(duì)外發(fā)布了新一代以 IP及系統(tǒng)為中心的集成設(shè)計(jì)環(huán)境——Vivado設(shè)計(jì)套件，以滿足用戶對(duì)提升生產(chǎn)力、縮短產(chǎn)品上市時(shí)間，以及超越可編程邏輯，實(shí)現(xiàn)可編程系統(tǒng)集成等方面的要求。業(yè)界預(yù)測(cè)，此工具的出臺(tái)或?qū)镕PGA市場(chǎng)帶來新的發(fā)展契機(jī)。

“Vivado工具套件是面向未來十年‘All Programmable’器件而精心打造， 致力于加速其設(shè)計(jì)生產(chǎn)力。”賽靈思公司可編程平臺(tái)開發(fā)高級(jí)副總裁Victor Peng在其主題演講中介紹，“All Programmable ”是全面的可編程的系統(tǒng)級(jí)器件，從可編程邏輯到可編程系統(tǒng)集成，它將使設(shè)計(jì)團(tuán)隊(duì)不僅能夠?yàn)樗麄兊脑O(shè)計(jì)編程定制邏輯，而且還可以基于ARM和賽靈思處理子系統(tǒng)、算法和I/O進(jìn)行編程。

 

賽靈思公司可編程平臺(tái)開發(fā)高級(jí)副總裁Victor Peng

 

“未來‘All Programmable’器件要比可編程邏輯設(shè)計(jì)更多，它們將是可編程的系統(tǒng)集成，投入的芯片越來越少，而集成的系統(tǒng)功能卻越來越多。”Victor在接受本刊專訪時(shí)表示，“在利用‘All Programmable’器件創(chuàng)建系統(tǒng)的時(shí)候，設(shè)計(jì)者所面臨的是一套全新的集成和實(shí)現(xiàn)設(shè)計(jì)生產(chǎn)力的瓶頸問題。”其中，集成的瓶頸包括，集成算法C和寄存器傳輸級(jí)(RTL)的IP；混合了DSP、嵌入式、連接和邏輯域；驗(yàn)證模塊和“系統(tǒng)”，以及設(shè)計(jì)和IP的重用等。而實(shí)現(xiàn)的瓶頸則包括，芯片規(guī)劃和分層；多領(lǐng)域和大量的物理優(yōu)化；多元的“設(shè)計(jì)”與“時(shí)序”收斂；和后期的ECO和設(shè)計(jì)變更的連鎖效應(yīng)。

 

為了解決可編程系統(tǒng)集成和實(shí)現(xiàn)方面的瓶頸，使用戶能夠充分利用‘All Programmable’器件的系統(tǒng)集成能力，賽靈思從2008年開始付諸行動(dòng)，歷經(jīng)四年的開發(fā)和一年的試用版本測(cè)試，并通過其早期試用計(jì)劃開始向客戶推出全新的Vivado設(shè)計(jì)套件。“Vivado設(shè)計(jì)套件突破了可編程系統(tǒng)集成度和實(shí)現(xiàn)速度兩方面的重大瓶頸，將設(shè)計(jì)生產(chǎn)力提高到同類競(jìng)爭(zhēng)開發(fā)環(huán)境的4倍。”Victor進(jìn)一步解釋到，該工具不僅能加速可編程邏輯和I/O的設(shè)計(jì)速度，而且還可提高可編程系統(tǒng)的集成度和實(shí)現(xiàn)速度，讓器件能夠集成 3D堆疊硅片互連技術(shù)、ARM處理系統(tǒng)、模擬混合信號(hào)(AMS)和絕大部分半導(dǎo)體IP核。

 

在提高集成度方面，Vivado IDE采用了用于快速綜合和驗(yàn)證C語言算法IP的ESL設(shè)計(jì)、實(shí)現(xiàn)重用的標(biāo)準(zhǔn)算法和RTL IP封裝技術(shù)、標(biāo)準(zhǔn)IP封裝和各類系統(tǒng)構(gòu)建塊的系統(tǒng)集成、可將仿真速度提高3倍的模塊和系統(tǒng)驗(yàn)證功能，以及可將性能提升百倍以上的硬件協(xié)同仿真功能。

 

今天，幾乎所有的IC設(shè)計(jì)都要采用IP，賽靈思采用業(yè)界標(biāo)準(zhǔn)，提供專門便于IP開發(fā)、集成和存檔/維護(hù)的工具。在賽靈思Vivado設(shè)計(jì)套件中，賽靈思開發(fā)了IP封裝器、IP集成器和可擴(kuò)展IP目錄三種全新的IP功能。“這些都有助于我們生態(tài)系統(tǒng)合作伙伴中的IP廠商和客戶快速構(gòu)建IP，提高設(shè)計(jì)生產(chǎn)力。”Victor談到，“目前已有20多家廠商提供支持該最新套件的IP。

 

在提高實(shí)現(xiàn)速度方面，Vivado工具采用層次化器件編輯器和布局規(guī)劃器、速度提升了3至15倍，且為SystemVerilog提供業(yè)界領(lǐng)先支持的邏輯綜合工具、速度提升了4倍且確定性更高的布局布線引擎、以及通過分析技術(shù)可最小化時(shí)序、線長(zhǎng)、路由擁堵等多個(gè)變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單(ECO)的任何修改只需對(duì)設(shè)計(jì)的一小部分進(jìn)行重新實(shí)現(xiàn)就能快速處理，同時(shí)確保性能不受影響。最后，Vivado工具通過利用最新共享的可擴(kuò)展數(shù)據(jù)模型，能夠估算設(shè)計(jì)流程各個(gè)階段的功耗、時(shí)序和占用面積，從而達(dá)到預(yù)先分析，進(jìn)而優(yōu)化自動(dòng)化時(shí)鐘門等集成功能。

 

 

與其它FPGA工具相比，Vivado設(shè)計(jì)套件能夠以更快的速度、更優(yōu)異的質(zhì)量完成各種規(guī)模的設(shè)計(jì)。
 

 

“在過去15年時(shí)間里，EDA技術(shù)取得了長(zhǎng)足的發(fā)展。我們是從頭開始開發(fā)Vivado這套工具的，所以我們能夠在套件中采用最先進(jìn)的EDA技術(shù)和標(biāo)準(zhǔn)，讓其具有很強(qiáng)的前瞻性。”Victor表示：“Vivado設(shè)計(jì)套件不僅顯著提升當(dāng)今設(shè)計(jì)的生產(chǎn)力，而且能夠輕松實(shí)現(xiàn)升級(jí)擴(kuò)展，應(yīng)對(duì)20納米芯片及更小工藝技術(shù)所帶來的容量和設(shè)計(jì)復(fù)雜性挑戰(zhàn)。”

 

Victor強(qiáng)調(diào)，賽靈思開發(fā)Vivado設(shè)計(jì)套件的目的是為客戶提供一種具有完整系統(tǒng)可編程功能的新型工具套件。“為幫助客戶順利過渡到Vivado設(shè)計(jì)套件的使用，賽靈思將繼續(xù)為采用7系列及更早期的賽靈思FPGA技術(shù)的客戶提供ISE支持。”他說到，“今后Vivado設(shè)計(jì)套件將成為賽靈思的旗艦設(shè)計(jì)環(huán)境，支持所有7系列器件及賽靈思未來器件。”

 

據(jù)悉，Vivado設(shè)計(jì)套件2012.1版本現(xiàn)已作為早期試用計(jì)劃的一部分推出。今夏早些時(shí)候公開發(fā)布2012.2版本，晚些還將推出WebPACK。目前采用ISE設(shè)計(jì)套件版本的客戶將免費(fèi)獲得最新Vivado設(shè)計(jì)套件版本和IDS。賽靈思將繼續(xù)為針對(duì)7系列及早期產(chǎn)品設(shè)計(jì)的客戶提供ISE設(shè)計(jì)套件支持。