該研究機構(gòu)特別在2016年超大規(guī)模集成電路技術(shù)與電路研討會(VLSI Symposium 2016)上發(fā)表一款SRAM電路，采用堆棧的無接面垂直納米線FET，相較于采用橫向晶體管的方式更能產(chǎn)生較小的SRAM。
IMEC在該研究報告中描述這種采用橫向與垂直配置的無接面晶體管，并期望它成為邏輯、微縮SRAM單元以及RF應(yīng)用的備選技術(shù)。
盡管IC目前主要仍是平面的，但由于以微影技術(shù)進一步微縮2D芯片的成本與限制，預(yù)計業(yè)界將過渡至垂直與3D結(jié)構(gòu)。IMEC表示，透過堆棧垂直組件，可望大幅微縮SRAM。
從幾年前開始，芯片生產(chǎn)逐漸轉(zhuǎn)移到FinFET——在芯片信道四周環(huán)繞三個閘極。IMEC宣稱環(huán)繞式閘極可實現(xiàn)優(yōu)化的靜電控制，從而實現(xiàn)5nm以下(sub 5nm)的CMOS微縮。此外，由于無接面組件能夠簡化一些制程步驟，長久以來也持續(xù)受到研究領(lǐng)域的重視。
IMEC在VLSI Symposium 2016上介紹，控制納米線摻雜與納米線尺寸之間的關(guān)系，可實現(xiàn)優(yōu)化性能。IMEC指出，特別是針對這些組件在模擬與RF應(yīng)用的原始性能、類似速度與電 壓增益，發(fā)現(xiàn)它也可經(jīng)由反轉(zhuǎn)模式米線FET加以實現(xiàn)。IMEC還指出在電壓轉(zhuǎn)換時的參數(shù)變異，以及證實可在用于橫向芯片的相同300mm直徑晶圓上打造垂直納米線無接面FET。
IMEC已經(jīng)提出了一款新穎的SRAM單元設(shè)計，它具有兩個垂直堆棧的無接面垂直納米線FET，均具有相同的通道摻雜，因而能降低SRAM的每位面積達39%。
針對先進邏輯的研究，IMEC則與其重要的CMOS計劃合作伙伴共同進行，包括Globalfoundries、英特爾(Intel)、美光 (Micron)、海力士(SK Hynix)、三星(Samsung)、臺積電(TSMC)、華為(Huawei)、高通(Qualcomm)與Sony等。
IMEC顯然認為可在7nm時導(dǎo)入GAA納米線，并立即展現(xiàn)其優(yōu)點；不過，這種變化通常都十分緩慢，甚至可能得花費數(shù)年的時間。
在日前于布魯塞爾舉行的IMEC技術(shù)論壇中，IMEC制程技術(shù)資深副總裁An Steegen指出，當(dāng)FinFET從10nm過渡至7nm，電壓微縮帶來的性能增益不到30%，頻率頻率的增益也低于15%；而7nm納米線組件則可望 在功耗方面改善44%，性能也提高約20%。Steegen表示，這一性能增益與過渡至5nm的微縮類似。
