Cadence與IMEC共同宣布：芯片設(shè)計跨入5納米時代

恐怕誰了無法預(yù)測摩爾定律失效的那一天。日前，歐洲領(lǐng)先的獨(dú)立研究中心IMEC（納米電子研究中心。簡稱愛美科）與CadenceDesign Systems（益華計算機(jī)）共同宣布，采用極紫外光微影工藝(EUV)與193浸潤式(193i)微影技術(shù)完成首款5納米測試芯片的設(shè)計定案。

 

為了生產(chǎn)此測試芯片，imec與Cadence將設(shè)計規(guī)則、數(shù)據(jù)庫以及布局繞線技術(shù)進(jìn)行優(yōu)化，透過Cadence Innovus 設(shè)計實現(xiàn)系統(tǒng)獲得最佳功率、效能與面積(PPA)。imec和Cadence利用EUV搭配自動對準(zhǔn)四重曝光(SAQP)和193i光源成功完成處理器設(shè)計定案，其中將金屬間距由原先的32納米縮短為24納米，把顯影技術(shù)推至極限。

 

 

 

 

Innovus設(shè)計實現(xiàn)系統(tǒng)為一次世代實體設(shè)計實現(xiàn)解決方案，讓系統(tǒng)芯片(SoC)開發(fā)人員得以提供最佳PPA設(shè)計，同時加速上市前置時間。Innovus設(shè)計實現(xiàn)系統(tǒng)由大規(guī)模平行架構(gòu)與突破性的優(yōu)化技術(shù)所驅(qū)動，一般可提升10至20%的PPA，同時可將整體流程速度與產(chǎn)能最高提高10倍。

 

imec工藝技術(shù)開發(fā)資深副總裁An Steegen表示：“在推展世界上最先進(jìn)的5納米甚至更小的工藝中，我們的合作扮演重要的角色，共同開發(fā)出先進(jìn)工藝技術(shù)，如此款測試芯片。而所采用的Cadence平臺不但易于使用，也有助于我們的工程團(tuán)隊更具生產(chǎn)力地開發(fā)先進(jìn)工藝所需的規(guī)則(rule set)。”

 

Cadence數(shù)字Signoff事業(yè)群資深副總裁暨總經(jīng)理Anirudh Devgan表示：“此次合作成功可證明Cadence與imec持續(xù)致力于將曝光技術(shù)應(yīng)用至越來越多更小的工藝。透過imec技術(shù)與Cadence Innovus設(shè)計實現(xiàn)系統(tǒng)，我們所建立的工作流程為開發(fā)創(chuàng)新的次世代行動與計算機(jī)先進(jìn)工藝設(shè)計奠定基礎(chǔ)。”

 

5G通信、5納米工藝、物聯(lián)網(wǎng)……半導(dǎo)體芯片制造設(shè)備廠商已經(jīng)為工藝進(jìn)階設(shè)定好了線路圖，下面就看晶圓代工廠商的積極性以及未來半導(dǎo)體市場是否能保持高速運(yùn)行。